工艺节点的数字，早就不代表尺寸了

如果你把台积电 5nm、三星 5nm、Intel 7 三个”同代”节点的 TEM 截面并排放，第一反应通常不是”原来如此”，而是”这仨真的是同一代吗”。

答案是：它们确实不同代，因为“nm” 这个单位已经不表示任何物理长度了。

一、曾经的诚实年代

在 0.35µm 到 28nm 这段时期，工艺节点的名字基本对得上一个真实可测的量——接触栅间距（Contacted Gate Pitch, CGP）或其半值。

节点	栅极长度 Lg	接触栅间距 CGP	命名依据
180nm	~140nm	~460nm	半间距
65nm	~35nm	~220nm	半间距
28nm	~25nm	~117nm	半间距
16/14nm	~20nm	~90nm	逻辑上已开始脱钩

注意 28nm 那一行的 Lg 已经是 25nm 了——栅长比节点名还小。也就是说从 28nm 起，”节点名 ≈ 某个特征尺寸”这个等式就已经不成立了，只是当时大家还勉强能找到口径。

二、分水岭：16/14nm 与 FinFET

FinFET 的引入彻底打碎了对应关系。原因很朴素：

• 平面器件时代，性能主要由沟道长度和栅氧厚度决定，微缩路径是一维的——把东西做小。
• FinFET 之后，出现了一组互相耦合的、不可能同时优化的尺寸：鳍宽 $W_{fin}$、鳍高 $H_{fin}$、鳍间距 $FinPitch$、栅极跨过的鳍数量。

于是器件性能变成：

$$ I_{eff} \propto \frac{W_{eff}}{L_g}\cdot \mu_{eff} \cdot C_{ox} \cdot (V_{GS}-V_{TH}) $$

其中 $W_{eff} = N_{fin}\cdot(2H_{fin} + W_{fin})$。

关键就在这个式子里：想让电流上升，不必缩小 $L_g$，只要把 $H_{fin}$ 拉高就行。 高度属于”第三维”，它不占平面面积。厂商第一次拿到了一个不靠微缩也能提升性能的自由度。

从那一天起，节点名就只是”代际标签”了。

三、各家口径对照

把 2020 年后的节点摊开看会更清楚：

厂商标称	接触栅间距	金属间距	实际沟道	器件结构
TSMC N5	~48nm	~28nm	~16nm	FinFET
Samsung 5LPE	~50nm	~30nm	~17nm	FinFET
Intel 7	~54nm	~36nm	—	FinFET
Intel 4	~50nm	~30nm	—	FinFET/EUV
TSMC N3	~45nm	~23nm	~12nm	FinFET
Samsung 3GAE	~46nm	~24nm	~12nm	GAA

几个结论：

1. Intel 的节点号系统性偏保守——Intel 7 的几何尺寸其实贴近别人家的 5nm。这是 Intel 在 2021 年主动改口径（把 10nm 改叫 Intel 7）的结果，属于”重新校准而非缩水”。
2. 三星 3GAE 与台积电 N3 尺寸接近，但结构不同——一个是环绕栅，一个还是 FinFET。
3. 标称数字的差值已经远大于几何尺寸的差值。 从 N5 到 N3，数字降了 40%，CGP 只缩了约 6%。

四、为什么这套话术能持续

因为替换指标的成本太高。

业界试过替代方案：

• Intel 的”每瓦性能代际提升” —— 太抽象，客户听不懂。
• 晶体管密度（MTr/mm²） —— 看似客观，但统计口径可以差出 30%（是否计入 SRAM？算不算 dummy 结构？）。
• IRDS 的”节点后缀体系” —— 学术界认可，市场部不用。

最终胜出的还是数字，因为它可以排序，且天然暗示”越小越好”。营销的语言总是战胜工程的语言。

判断一个节点的真实先进程度，别去看它叫什么，去看三件事：CGP 与金属间距的实际值、器件结构、以及 SRAM bitcell 的面积。

五、一个实用的判断清单

下次再看到”N nm 节点”的宣传，按这个顺序问：

• [ ] SRAM bitcell 面积是多少 mm²？ 这是最难注水、也最能反映真实光刻能力的指标
• [ ] 器件是 FinFET 还是 GAA？ 同尺寸下 GAA 通常有 10~20% 的驱动电流优势
• [ ] 金属层数有多少？ 层数暴涨通常是布线能力跟不上的信号
• [ ] 供电方式：正面还是背面（BSPDN）？ 这是真正的代际差异，比数字大小重要得多

至于那个数字本身——把它当成商标读，而不是当成尺子用。¹